cpci_fpga

REG_RAM(reg_interface.v)

module reg_share_mapping (
//mdio
    input                       mdc_i            ,
    input                       rst_n_i          ,
    input  [15:0]               addr_i           ,
    input                       we_i             ,
    input                       re_i             ,
    input  [15:0]               wdata_i          ,//输入mdio数据给b port
    output [15:0]               rdata_o          ,    

//lb    
    input                       lb_clk_i         ,
    input                       lb_rst_n_i       ,
    input                       mdio_wr_vld_i    ,//66Mhz write
    input [10:0]                mdio_wr_addr_i   ,
    input [15:0]                mdio_wr_data_i   ,
    input                       mdio_rd_vld_i    ,
    input [10:0]                mdio_rd_addr_i   ,
    output[15:0]                mdio_rd_data_o   ,
    input                       rgmii_tx_clk     ,

//a port
    output reg                  we_a_o           ,//clk: lb clk
    output reg [10:0]           we_addr_a_o      ,
    output reg [15:0]           we_data_a_o      ,
    input [15:0]                douta_i          ,
    output reg [15:0]           bwen_a           ,
      
//b port
    output                      we_b_o           ,
    output  [10:0]              we_addr_b_o      ,
    output  [15:0]              we_data_b_o      ,//输出mdio数据给regs_simu
    input [15:0]                doutb_i          ,

）

//mdio -> b port
   assign we_data_b_o = wdata_i;
      
      
regs_simu(
   /// output
    output reg [DATA_A_WIDTH-1:0] q_a, //lb读数据
    output reg [DATA_A_WIDTH-1:0] q_b, //mdio数据
)

lb读mem reg：

​ LD_O <- lb_data_o <- lb_r_data <- lb_r_data_rx_reg <- lb_rd_data_o <- mdio_rd_data_s <- mdio_rd_data <- mdio_rd_data_o <-douta_i <- q_a <- mem[a_a]

lb写mem reg：

​ … <- mem[a_a]

mdio写mem reg：

​ … <- mem[a_b]