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vivado DDS学习

vivado DDS学习

调制实现基带信号生成实现DDS通常有两种方式,一种是读取ROM存放的正弦/余弦信号的查表法,另一种是用DDS IP核。
2025-02-13
FPGA
cpci_fpga

cpci_fpga

REG_RAM(reg_interface.v) 12345678910111213141516171819202122232425262728293031323334353637383940414243444546module reg_share_mapping (//mdio input mdc_i , input
2025-02-13
FPGA
fpga边缘ai模型

fpga边缘ai模型

在边缘 AI 领域,FPGA 的开源模型主要包括支持常见深度学习任务(如图像分类、目标检测和自然语言处理)的量化模型和优化实现。以下是一些推荐的开源模型和资源,经过优化以适合 FPGA 加速部署: 1. 图像分类
2025-02-13
FPGA
verilog状态机

verilog状态机

​ 根据状态机的输出是否与输入条件相关,可将状态机分为两大类,即摩尔(Moore)型状态机和米勒(Mealy)型状态机。 ➢ Mealy 状态机:组合逻辑的输出不仅取决于当前状态,还取决于输入状态。➢ Moore 状态机:组合逻辑的输出只取决于当前状态。
2025-02-13
FPGA
Verilog仿真延时方法

Verilog仿真延时方法

(1)定义顾名思义,就是FPGA语句的延迟问题。在这里,有三种赋值方式:连续赋值、阻塞赋值、非阻塞赋值;有两种延迟方式:正规延迟、内定延迟。两者相乘则共有6种方式延迟。 (2)延迟种类2.1 连续赋值2.1.1 正规延迟1)代码 assign #5 C = A +B。
2025-02-13
FPGA
Xilinx xdma linux平台调试

Xilinx xdma linux平台调试

![在这里插入图片描述](Xilinx xdma linux平台调试/5a2857b2f3c86d838f4d39fbd157648c.png)
2025-02-13
FPGA
ad9361原理和配置

ad9361原理和配置

AD9361的收发通道讲解AD9361 是 ADI 推出的面向 3G 和 4G 基站应用的高性能、高集成度的射频解决方案。该器件集 RF前端与灵活的混合信号基带部分为一体,集成频率合成器,为处理器提供可配置数字接口。 AD9361 接收器 LO工作频率范围为 70 MHz 至 6.0 GHz,发射器 LO工作频率范围为 47 MHz 至 6.0 GHz,涵盖大部分特许执照和免执照频段,支持的通道带
2025-02-13
FPGA
Quartus上板调试信号的工具

Quartus上板调试信号的工具

Quartus FPGA开发工具也提供了上板调试信号的查看工具。在FPGA工程开发和仿真完成、上板调试时,可以查看芯片内部信号的真实情况,也可以向FPGA发送信号和数据。Quartus Prime Pro版本提供了ISSP和Signaltap两种上板调试工具,具体如下。 一、ISSP ISSP(In-System Sources and Probes Intel FPGA IP)是一款提供了调试输
2025-02-13
FPGA
Quartus烧写

Quartus烧写

Quartus软件下载方法及链接Quartus软件下载方法及链接_quartus下载-CSDN博客 Intel® Quartus® Prime Lite Edition Design Software Version 18.1 for Windows
2025-02-13
FPGA
BERT加速方案对比

BERT加速方案对比

BERT 是一个复杂的深度学习模型,其推理涉及大量的矩阵乘法和非线性操作。选择 FPGA 或 NPU 来加速 BERT 取决于应用场景、性能需求和开发资源。以下是从性能、灵活性、开发复杂度等方面对比 FPGA 和 NPU 加速 BERT 的优劣势: 1. NPU 加速 BERT 的优势和劣势
2025-02-13
FPGA
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